To: justthe2ofus00@hotmail.com Subject: MOSFET JFET BJT OpAmp Amplifier & switch Cc: tlyeh@cc.ncu.edu.tw, ncume_ee@cc.ncu.edu.tw, edu_info_share, family0_ in http://www.ncu.edu.tw/~ncume_ee/bjt_fet_opamp.txt > 叔叔~ 我不太懂MOSFET, JFET,BJT,op-ampㄉ差別在何處? > 看起來都像是有amplification與switchㄉ功用 > 請問你有空講解給我聽嗎? 或是有無教學網站? 用 google 查關鍵字 到處都有這些資料啊, MIT 就有許多公開的教材 這些元件 的 基本結構不同 因此 電路特性不同, 用法不同, 但是 卻都可以做成 Amplifier 或 Switch (你需要自己去查清楚 什麼叫 Amplifier 什麼叫 switch) 同樣可以產生 電壓 或 電流 或 功率的放大作用 (可以去買/查 一下 National Semiconductor, Fairchild, Motorola 或 其他廠商 的 Linear IC databook, transistor , FET, MOSFET databook, Texas Instrument 的 TTL IC databook 等 互相比較一下) MOSFET JFET BJT 是基本的 電子元件 (discrete components) 而 OpAmp 則是 上面這些元件 組成的 IC 元件 BJT 就是 通常的電晶體 transistor , 以 NPN or PNP 的 三明治 結構為基礎的 元件, 其中間那層 特別薄, 造成 base, 兩側的兩層 之一 的雜質濃度 較高 是 emitter, 另外一側 是 collector. 平常在使用的時候, BE 所加的電壓極性方向是順向, 而 CB 是反向 形成 depleted layer with high electric field intensity, 因此 可以 使 從 E 流向 B 的 free carrier 在 Base 區 有很大的機率 會通過 depleted area 而被捕捉到 Collector去 因此形成 流向 base 的電流 iB 和 流向 collector的電流 iC 有一個比例的關係 而有 電流放大的作用 因此 使用電晶體時 都是 控制 調整BE間的電壓差 來調整BE的電流 來 遙控iC iE 也可以 直接用 current source 灌 base (就會自動調整vBE) 就可以明確的控制iC iE. Transistor 這個名字 來自 Transfer resistor, 是 因為 BE 的 diode on resistance RD_on (小 ~60ohm) 輸入阻抗 被轉換(transfer)成 1/hOE (大 ~100Kohm) 這樣的輸出阻抗 而來, 而 bipolar 之名 除了因為有 P & N 兩種雜質的 半導體所構成 的, 還有的一個特性是 它的導電 主要的載子 carrier 是 base 區的 minority! 所以 在 switch off 時 會有許多的 carrier trapped 在 base 區 使得 切換的速度 變慢 即 base 區的有效電阻 要等 這些 conductive band 的 minority carrier 被 金的雜質捕捉而漸消失 才 能變成 絕緣的高阻抗 NPN 的靠 Ntype (即電子) 做 傳導的載子 其質量小 速度快 (mobility), PNP 則靠 Ptype (即電洞-bound to nucleus) 有效質量大 速度慢. 因為 需要有薄的 base 區 因此 發熱 集中在小區域內 不易做成 大面積的 可控制大電流 的 元件, VCE_sat 都固定在0.2~0.4V 所以 在大電流下 能量的損耗 可觀, 要iC大 iB也要大 那BE的發熱量 也變成可觀, 因此 不如 FET 只要 截面積儘量做得大 有效電阻可以 反比縮小 因此 可以做到 可以切換 幾千安培的FET. MOSFET JFET 則是 利用 gate 與 source 間的電壓 來控制 一塊摻了 N or P 的半導體 截面的 majority carrier density distribution 也就改變了這塊半導體的 有效電阻. 使得 電流流過 這個半導體電阻時 產生不同的電壓差 而這電壓差 會使得 有電荷的分佈 的通道更窄 形成了 一個 pinch bottle neck, 因為 gate 的電壓不同 加上 在 不同的 Ids 時會形成 pinch 現象 因此 就 變成 可以由調整 Vgs 就能 遙控 Ids 的現象, 比較 電晶體的 vCE~iC圖, iB~iC圖, vBE~iB圖 與 http://www.st-andrews.ac.uk/~www_pa/Scots_Guide/info/comp/active/BiPolar/bpcur.html http://www.st-andrews.ac.uk/~www_pa/Scots_Guide/info/comp/active/BiPolar/IcVce.gif FET 的 Vds~Ids圖, Vgs~Ids圖 http://www.st-andrews.ac.uk/~www_pa/Scots_Guide/first11/part7/fig2.gif 就可以發現 凡是 有 像 {vCE~iC, Vds~Ids} 這樣 由某個參數做調控 而 造成 saturate 現象的 特性的 元件 都可以 當作 放大器用 即 運用 元件的特定的 transfer 特性 {iB*hFE=iC, Vgs*G=Ids} 把 參數的變動 {iB,Vgs} 放大成 會造成飽和的變數 {vCE,Vds} 的變動 同樣的事情 可以用來做 磁放大器 適合大功率的 電磁鐵用 (用 i~H H~B 的特性曲線) (有誰能查到 實例? magnetic amplifier) FET 的材質 整體是 單一種 半導體 所以 其導通與否 取決於 單一種極性的載子 且這種載子 是 這種半導體的 majority carrier 故 可以有很低的 導通電阻 適合用 做 大電流 的元件, 但是 其 gate 與 基材 之間的作用 是產生靜電荷 的聚集 來 控制 流通電流的通道截面的大小, 所以 天生是 電容性的 輸入特性 所以 其 頻率響應 不容易提到高頻, 一般比 BJT慢 JFET 是直接用 PN介面 利用 (1) 反向電壓大小控制 depleted region 來壓縮 DS間的導電通道的寬度 來做調變, 或是 (2) 用順向 來 enhance 出一個 充滿 free carrier 的 通道. 這種 JFET 的 輸入阻抗較小 但速度 較快. MOSFET 的輸入端 則是 隔絕在 MOS 的薄膜之外 用電場來影響 DS 間的半導體材質的 截面區 的載子分布情形 而 調變其 有效電阻, 因此 輸入端 與 輸出端 完全絕緣, 有很高的輸入阻抗 ~10Mohm (易受靜電累積成高電壓 而打壞 MOS 的絕緣 而損壞元件) 其輸入電容性較強 因而 頻率較低. 另外 BJT 是 由電流控制電流 是 王迺愨老師 說的 所謂的 current device, 與 L 同類, 而 FET 是由 電壓控制電流 是所謂的 voltage device, 與 C 同類, 因此 在設計 振盪器 需要調 L*C 來確定 w0 時, 若用 BJT 做 放大元件 則需先確定 L 再來配 C (這樣說對不對?), 若用FET則需反之, (這後面的道理 誰能講得更清楚一點呢?) OpAmp則是 利用 BJT 或者 FET 做成 以差分放大為第一級 的 多級放大器IC, 其特色是 Open Loop Gain 很大 ~10^6 (>>1), 而 輸入阻抗 大 >=100Kohm. 因此在他的頻寬範圍內 對 closed loop gain << open loop gain 的外加負回授電路 的 線路設計下 它有 high gain feedback 的 線性化的一些理想特性 使用起來方便, 但是 務必清楚的知道 它的極限, 超過其極限的運用 都會令使用者 大失所望! 另外還要注意 偏壓的溫度飄移的補償, 在 高頻高階動態響應IC 對 回授電路相位延遲 的相位補償 以便穩住 電路的放大特性, IC 輸出電流負載能力的限制, output voltage swing, saturation turn around (reversal) hazard, 以及 可用單端電源供給的 (single ended power supply) OpAmp 的 Ground (middle voltage reference) 的 建構的問題. ref: http://www.ncu.edu.tw/~ncume_ee/eelab9/eelab9.htm http://www.ncu.edu.tw/~ncume_ee/eevideo.htm (請查 關鍵辭 "op amp") Amplifier 與 switch 都是把輸入訊號轉換成輸出訊號, 但 差別在於: 做成Amplifier 輸入輸出之間的關係 維持著大範圍內是 固定的 函數的關係 (如 線性), 但是 做成 switch 的 則 強調 輸出的電壓 主要會在 on/off 或 high/low 或 saturate/turn_off 的兩個區域, 而 輸入訊號的 過渡階段 很窄, 或 輸入輸出的關係 做成 有遲滯的現象 hysterises, 這樣 一旦進入 切換的門檻 一定以最短的時間 完成 切換 不會回頭 不會不三不四, 亦即 輸出 被設計成 只會停留在 on 或 off 的兩個截然區分 的 兩個狀態上. 註: 若是 輸入輸出 沒有被設計成有遲滯現象, 則在 狹窄的過渡區內 這個switching 電路的表現 卻跟 高放大率的放大器一樣 這是 王迺愨老師 揭示的 用 便宜的 TTL IC 當作 高頻放大器用的 絕招. 註: 每個元件 因為所運用的 物理現象 有其先天的 速度極限 因此有所謂的 fT=gain*band_width GBproduct, 這是被元件的幾何結構與製程所定 (同樣製程fT接近) 因此需要查 discrete 元件製造商的 process handbook (以前出版過的多半已經絕版) 若要用元件做 high gain 則頻寬減低, 所以 BJT 要想正常的用 hFE~100 則 BW=fT/100, 若是把 正常的 CE兩腳 換過來用, 則 hFE~1, BW就可以提昇到 fT/1, 差異非常的大. * 在系統設計中 先保留足夠的頻寬 然後 才談 放大率 不足可以串接, (若不夠 訊號一旦失真 無否恢復, 若太寬 收入 訊號以外的雜訊) 先做 阻抗匹配 才能免除 迴音的震盪 使訊號源的雜訊 與 放大器的雜訊匹配 使 輸出的雜訊比 降到最低 且 提高功率輸出, 而 電壓的放大 其實 不那麼重要) 以上許多 應該算是 電路運用與設計 的 高層次心法, 運用到其他領域 人生人事 都馬通 (你若能看到這裡 沒有把它殺掉 刪除 跳過 算是 有緣人, 恭請 示教 評論 指正) ---- p.s. 把這個 FET 的網址 撥了皮 去掉尾部 發現 東西很多 而且 檔案結構 完全透明 可以直接抓取 http://www.st-andrews.ac.uk/~www_pa/Scots_Guide/ Scots_Guide 電子學教材 基本電子元件特性 R L C D JFET MOSFET BJT OpAmp Logic http://www.st-andrews.ac.uk/~www_pa/Scots_Guide/info/comp/comp.htm --BO-- 用 fet gate source drain 這樣的關鍵字 就查到這個網頁 ---- http://www.st-andrews.ac.uk/~www_pa/Scots_Guide/first11/part7/page2.html The basic properties of a typical JFET are illustrated by the characteristic curves shown in figure 7.2. The curves shown are typical for transistors designed to work with small signals (a few tens of volts & millimamps). Note, however, that it's possible to buy a wide variety of devices which give similar shapes, but with current levels up to many amps and voltages up to hundreds of volts. The left-hand family of curves show how the drain-source current, Ids , varies with the applied drain-source voltage, Vds , for four choices of gate-source voltage, Vgs. Broadly speaking, we can divide use these curves to divide the transistor's behaviour into two regions. Provided Vds is above some minimum value (about 2 Volts) we find that the current doesn't depend very much on the actual drain-source voltage. When it is less than this ‘turn on’ value the current does vary with the drain-source voltage. This isn't very surprising since we obviously have to apply a voltage between drain & source if we want a current to flow between them! However, once this voltage is big enough the current is almost entirely controlled by the gate-source voltage. The reason for this can be understood by looking at the following diagrams. These show the same FET when we apply different source-drain voltages while keeping the gate-source voltage constant. With a steady gate-source voltage of -1 V there is always 1 volt across the wall of the channel at the source end. A drain-source voltage of 1V means that there will be 2 volts across the wall at the drain end. (The drain is ‘up’ 1V from the source potential and the gate is 1V ‘down’, hence the total difference is 2V.) The higher voltage difference at the drain end means that the electron channel is squeezed down a bit more at this end. When the drain-source voltage is increased to 10V the voltage across the channel walls at the drain end increases to 11V, but remains just 1V at the source end. The field across the walls near the drain end is now a lot larger than at the source end. As a result the channel near the drain is squeezed down quite a lot. Increasing the source-drain voltage to 20V squeezes down this end of the channel still more. As we increase the drain-source voltage we increase the electric field which drives electrons along the open part of the channel. However, we can now see that increasing the drain-source voltage also squeezes down the channel near the drain end. This reduction in the open channel width makes it harder for electrons to pass. The two effects of greater push along the channel and a tighter squeeze tend to cancel out. As a result the drain-source current tends to remain constant when we increase the drain-source voltage. This effect dominates the FET's behaviour when the drain-source voltage is noticeably larger than the gate-source voltage. Hence, when Vds is bigger than a few volts we get a drain-source current which doesn't depend very much on its exact value. As we'd expect from our model of the FET, the more negative the gate, the lower the current. This is because the gate-source voltage always controls the width of the most open part of the channel at the source end. The right hand curve indicates how the Ids varies with Vgs when Vds is much bigger than 2 Volts. This curve is essentially correct for almost any drain-source voltage above a few volts. (Note of warning! There will also be a maximum voltage above which this curve won't apply. There are various reasons for this which we'll ignore in this course. Too large a voltage or current will, however, blow up the transistor. This tends to upset its behaviour!) Before leaving our explanation of how a FET works, notice that the picture we've drawn is symmetric. i.e. in principle it doesn't matter if we swap over the drain & source connections. Some FETs can be used either way around without any noticeable change in behaviour. However, most real FETs are built with a channel wider at one end that the other. This (for reasons we won't go into) makes them work better the ‘right way around’. So, although you can use a FET with the drain and source leads swapped around, most of them don't work very well if you try it. --EO-- 用 fet gate source drain 這樣的關鍵字 就查到這個網頁 ----